Le jury sera composé de :
- Karine HEYDEMANN, Maîtresse de Conférence, Thalès DIS (rapporteuse).
- Olivier SENTIEYS, Professeur, INRIA (rapporteur).
- Vincent BEROULLE, Professeur, Université Grenoble Alpes, LCIS (examinateur).
- Jean-Max DUTERTRE, Professeur, École des Mines de Saint-Étienne (directeur de thèse).
- Olivier POTIN, Maître-Assistant, École des Mines de Saint-Étienne (co-encadrant).
- Jean-Baptiste RIGAUD, Maître-Assistant, École des Mines de Saint-Étienne (co-encadrant).
- Mathieu DUMONT, Docteur, SGS BrightSight (invité).
Les contre-mesures conçues durant ma thèse permettent de vérifier qu’un programme est correctement exécuté et non altéré par ces attaques. Leurs conceptions sont faites en suivant une approche de co-conception logicielle et matérielle et en tenant compte des interactions possibles entre la micro-architecture ouverte du processeur RISC-V et la versatilité du développement logiciel (code dédié, stratégie de compilation, etc.). Les résultats de ma thèse démontrent l’efficacité de ces contre-mesures développées pour la vérification de l’intégrité du flot de contrôle, de l’intégrité du code et de l’intégrité d’exécution des instructions des programmes sur un processeur RISC-V contre les injections de fautes. Ces solutions sont basées sur un module conçu par la communauté RISC-V qui est le Trace Encodeur. Plusieurs solutions ont été proposées avec une granularité et des caractéristiques différentes. Par rapport aux solutions existantes dans l’état de l’art, nos solutions ne nécessitent aucune modification de la chaîne de compilation RISC-V ou du code de l’utilisateur.
Bien cordialement,
Anthony ZGHEIB
— English version —
The defense will take place on Tuesday, September 05, 2023 at 9 am in amphitheater 1 of the Centre Microélectronique de Provence Georges Charpak, 880 route de Mimet, F-13541 Gardanne cedex.
The jury will consist of:
- Karine HEYDEMANN, Associate Professor, Thalès DIS (reviewer).
- Olivier SENTIEYS, Professor, INRIA (reviewer).
- Vincent BEROULLE, Professor, Université Grenoble Alpes, LCIS (examiner).
- Jean-Max DUTERTRE, Professor, École des Mines de Saint-Étienne (PhD director).
- Olivier POTIN, Assistant Professor, École des Mines de Saint-Étienne (co-supervisor).
- Jean-Baptiste RIGAUD, Assistant Professor, École des Mines de Saint-Étienne (co-supervisor).
- Mathieu DUMONT, Doctor, SGS BrightSight (guest).
The countermeasures developed during my thesis enable the verification of whether a program is executed correctly and remains not tampered by these attacks. Their designs are approached using a co-design strategy that involves both software and hardware, taking into account potential interactions between the open micro-architecture of the RISC-V processor and the flexibility of software development (dedicated code, compilation strategy, etc.). The results of my thesis demonstrate the effectiveness of these countermeasures in verifying the integrity of the control flow, the code integrity, and the execution integrity of program instructions on a RISC-V processor against fault injections. These solutions are based on a module designed by the RISC-V community, known as the Trace Encoder. Several solutions with different levels of granularity and characteristics have been proposed. In comparison to existing solutions in the state of the art, our solutions require no modifications to the RISC-V compilation toolchain or user code.
Sincerely yours,
Anthony Zgheib
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